3D IC（三维集成电路）架构可以在垂直尺度上将多个同质和异质的小芯片/裸片整合在同一设计中，使芯片在更小的区域面积下添加更多功能、提高单位性能、提升设计灵活性并降低开发成本。在如今摩尔定律逐渐逼近物理极限的情况下，3D IC被认为具有“超越摩尔定律”的潜力，有望成为后摩尔时代下突破性能、功耗与集成密度等方面瓶颈的关键技术。

一、3D IC的市场背景

（一）技术方面，3D封装和3D堆叠设计高度协同

3D IC技术路线以3D先进封装为“连接桥梁”，以3D堆叠设计为“骨架支撑”。其中，3D封装打破平面局限，通过垂直互连大幅缩短传输距离，降低延迟与功耗，提升算力密度，是发挥多裸片集成优势的前提；3D堆叠设计则通过精准规划裸片顺序、层间距及互连点位，兼顾热管理、信号完整性与机械可靠性，保障芯片整体性能。堆叠设计需提前考量封装工艺的可行性、互连密度极限与热管理适配性，封装技术则需精准匹配堆叠设计的核心需求，通过工艺优化落地设计预期。二者同频发力才能突破集成瓶颈，为算力芯片的高性能、小型化发展提供坚实支撑。

（二）国际布局方面，各国纷纷加码争夺技术主导权

欧美等发达国家正通过排他性产业政策，集中顶尖科研力量与资本，对三维堆叠、先进封装等相关领域的研发投入，意图在下一代算力架构中建立排他性的技术壁垒，掌握主导权。如欧洲以《欧洲芯片法案》为核心，重点建设3D异构先进封装试验线，IMEC联合企业发布混合键合技术路线图，目标2027年实现1μm以下铜－铜直接键合间距；美国出台《芯片与科学法案》支持先进封装生态建设，其中专项拨款16亿美元发展芯片封装技术；韩国在“K-半导体战略”框架下设立2.5D/3D封装专项基金，规划2027年将TSV工艺良率提升至99.5%以上。

（三）市场竞争方面，国际巨头抢滩异构集成新高地

在3D IC走向大规模商用的临界点，台积电、英特尔和三星正争分夺秒地交付完整3D芯片的所有基础组件。台积电以CoWoS和SoIC为核心，布局分层封装生态，强调先进封装与晶体管技术并行发展，目标是通过密集堆叠将SRAM、HBM、逻辑模块紧耦合，解决数据流通瓶颈，释放AI芯片的计算效率。英特尔注重构建“高缓存+高带宽”的堆叠结构，以解决“计算－内存－带宽”协同瓶颈，将EDA、设计、封装、封测贯穿一体，推出的Foveros Direct技术强调高密度堆叠和面向SRAM的垂直集成布局。三星在内存堆叠和热管理领域积累深厚，其以HBM的垂直整合能力为起点，逐步向系统级堆叠推进，其路径更强调逻辑-内存协同设计。

二、3D IC的价值

一是提升带宽。3D IC可通过模块切分并垂直堆叠，降低模块间全局互联长度，减少互联线延迟与互联信号和时钟网络上引入的功耗与面积，同时垂直相比水平互联拓宽了绕线资源，提升了模块间可容许的互联带宽。二是缓解内存墙。通过3D切分，将缓存、主存从原有的2D芯片互联中独立出来，与逻辑运算芯片垂直堆叠，物理上提升逻辑到内存互联带宽，打破2D场景下缓存容量限制，缓解内存墙问题。三是小型化。通过扩展维度，实现芯片垂直互联，可以提高集成密度，降低芯片外形尺寸。3D IC互联工艺还会对硅晶圆背面进行减薄，总体厚度相比于封装级三维堆叠显著降低。四是异构集成。3D IC允许不同工艺技术下制造的电路层合并在一起，使得逻辑电路、存储器、传感器等可以集成在单一的芯片上，促进系统级的集成。

三、我国发展3D IC面临的主要问题

（一）技术瓶颈亟待解决

一是热管理问题。异构集成中逻辑单元与存储单元间的功耗差异造成了热点的局部聚集，此外，堆叠结构延长了热传导路径，而不同封装材料间导热能力的巨大差异进一步加剧了热阻塞，使得热流密度急剧增加，传统散热路径已接近极限。二是良率控制难题。硅通孔内部的空洞缺陷、混合键合所要求的亚微米级对准精度，以及大尺寸基板在加工过程中的翘曲变形等问题导致良率降低。三是标准生态尚未建立。3D IC芯片间互连标准尚处于早期阶段，例如UCIe、BoW和AIB，其成熟度远低于DDR或PCIe等既有协议，行业标准碎片化问题已显著制约整体设计效率提升。

（二）产业链协同机制薄弱

3D IC高度依赖设计与制造的深度协同（DTCO），而国内目前尚未形成类似台积电“3DFabric”紧密绑定的产业联盟，产业链上下游企业间缺乏深度联动的协同研发与验证机制。设计企业难以获得代工厂的早期工艺支持，封测厂在介入前端设计时往往滞后，各厂商在数据格式、工艺库和验证流程上难以互通，导致产品定义与制造工艺脱节，严重阻碍了异构集成的效率与可靠性，整体产业合力不足。

（三）供应链自主可控受限

一是EDA领域，传统2D工具难以适配3D复杂层间互连与多物理场仿真需求，海外巨头构筑技术与生态壁垒，国产工具底层技术攻关难度大，且与先进代工厂兼容性不足。二是设备领域，混合键合、刻蚀、高精度贴装等核心设备及关键零部件高度依赖海外厂商，国产设备精度与稳定性差距显著，整体产业化成熟度偏低。三是材料领域，高端载板、键合胶、光刻胶等核心材料进口依存度高，自给率不足，断供风险突出。四是关键工艺领域，超高密度互连、晶圆级3D堆叠、微观物理效应控制等方面与国际先进水平存在代差，叠加外部技术管制进一步加剧了供应链安全风险。

四、对我国发展3D IC的相关建议

（一）技术攻关与标准建设系统突破

散热方面，坚持设计前置优化芯片布局结构，同时加快推广铟箔、石墨烯、液态金属等新型高热导界面材料，布局硅片与中介层微流体散热架构，缩短热传导路径、缓解堆叠热阻塞问题。良率提升方面，优化TSV电镀填充与退火工艺消除空洞缺陷，推行已知合格芯片堆叠模式规避整片晶圆失效风险，通过调整金属化参数管控器件应力与基板翘曲，全面提升异构集成制造良率。标准生态方面，加快完善3D IC接口协议、堆叠规范及测试验证全链条标准，推进工艺工具认证与制造适配，破解行业标准碎片化难题，持续提升整体设计与产业化效率。

（二）构建全产业链深度协同生态

着力打破行业壁垒，对标先进模式打造本土化协同生态，健全设计、晶圆制造、封测一体化联动机制。重构商业模式，推动代工厂、设计公司与封测厂建立DTCO深度协同研发体系，引导代工厂提前向设计企业开放前沿工艺研发资源，将封测环节前置到芯片设计阶段，打通产业链上下游的数据和技术互通壁垒，弥合产品设计与制造工艺之间的脱节问题，大幅缩短从设计到量产的迭代周期，凝聚产业整体合力。

（三）全面强化供应链自主可控水平

集中产学研力量攻坚3D IC专用EDA底层算法与仿真架构，打通国产工具与先进制程PDK适配通道，助力本土EDA产业生态突破海外壁垒；布局核心装备及核心零部件研发，建立设备示范应用与迭代验证机制，持续缩小国产设备在精度、稳定性上的差距，提升产业化落地能力；加大关键3D IC材料研发投入与产能建设，完善材料国产化替代体系，有效降低进口依存度与供应链断供风险；强化前沿工艺技术攻关，深化设计、制造、封测产业链协同联动，主动应对外部技术管制，筑牢3D IC全产业链安全屏障。

参考文献

[1]张芊帆,何茜,田雨,等.3D IC封装技术中硅通孔研究进展综述[J].电子与信息学报,2025,47(09):3057-3069.

[2]陈昊,谢业磊,庞健,等.3D IC系统架构概述[J].中兴通讯技术,2024,30(S1):76-83.

[3]卢林红.3D IC中三维铜互连结构及其可靠性研究[D].贵州大学,2025.DOI:10.27047/d.cnki.ggudu.2025.002267.

作者介绍

王美惠

中级经济师

长期专注科技创新、集成电路领域，参与多项政府、企业等相关课题研究与项目咨询工作。

编辑：张　华 

审核：赵佳菲